随着云计算、高性能计算（HPC）以及人工智能的快速发展，企业对先进计算能力的需求持续攀升。同时，半导体设计与制造的技术难度和成本也在不断增加，这推动了Chiplet（小芯片）架构的广泛应用。
多年来，Intel、AMD 等 SoC 厂商不断完善 Chiplet 技术，将更小、可复用的芯片集成到模块化架构中，以提升效率、灵活性和定制化能力。然而，这类基于 Chiplet 的半导体方案通常依赖专有的芯片间互连技术。
为了打破这一限制，通用小芯片互连（UCIe，Universal Chiplet Interconnect Express）联盟于 2022 年成立。创始成员包括 Intel、AMD、Qualcomm、TSMC 等半导体巨头，以及 Google Cloud、Meta、Microsoft 等超大规模计算厂商。联盟的目标是制定统一的芯片互连标准，使来自不同供应商、不同晶圆厂、不同功能的芯片能够在同一封装中无缝集成，从而进一步增强系统的灵活性、效率与定制化能力。同年，UCIe 1.0 规范正式发布。
UCIe 3.0：性能与能效全面升级 #
目前联盟成员已超过 140 家，并正式发布了 UCIe 3.0 规范，在能效、管理功能和向后兼容性方面都有显著提升。其中最引人注目的改进是性能提升：
- 数据速率提升至 48 GT/s 和 64 GT/s，是 2024 年发布的 UCIe 2.0（32 GT/s）带宽的两倍。
这一跃升解决了联盟所称的“对更高带宽永无止境的需求”，尤其是在 AI、HPC 和数据分析等高速增长领域，芯片间互连常常受到物理空间限制。
“你必须在相同空间内提供更高的带宽，但芯片尺寸不会因为带宽需求增加而变大。”
—— Debendra Das Sharma，Intel 高级院士、UCIe 联盟主席
“这就是我们提高数据速率的原因。”
适配多种封装形式 #
数据速率翻倍适用于：
- UCIe-S（2D 标准封装）
- UCIe-A（2.5D 高级封装）
3D 封装没有改动，因为其采用的微凸点（micro-bump）技术已能提供极高带宽（每平方毫米数百 TB），远超当前需求。Das Sharma 表示，2D 和 2.5D 封装才是需要在有限空间内提高带宽的重点。
保持向后兼容 #
UCIe 3.0 的一项关键设计目标是无缝向后兼容。联盟在白皮书中强调：
“这确保了现有系统在升级到新规范时不会受到干扰，实现平滑过渡，并保持与旧版本芯片的互操作性。”
广泛的行业应用 #
Das Sharma 将 UCIe 的角色比作主板级互连技术 PCIe，覆盖从手持设备到大型数据中心的应用场景。
- UCIe-A 更适用于高端 Chiplet，例如 AI 加速器。
- UCIe-S 服务于对带宽需求较低的设备。
联盟的愿景是打造一个贯穿整个计算领域的连续标准，覆盖：
- 数字信号处理器（DSP）
- 无线基础设施
- 雷达系统
- AI、HPC、大规模数据中心等
“UCIe 无处不在，”Das Sharma 表示。
“我们的目标是将整个行业统一到一个互连标准之下，为所有主要计算领域提供支持。”